Thiết kế số (Verilog/VHDL)

Cách xử lý reset đồng bộ và không đồng bộ trong VHDL?

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Cấu trúc cơ bản của một entity và architecture trong VHDL?

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Viết code VHDL cho mạch 4-bit adder.

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Làm sao để mô tả FSM dạng Moore bằng VHDL?

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Làm sao để mô phỏng và synthesise một module Verilog?

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Viết đoạn code Verilog để tạo bộ chia tần (frequency divider).

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Mô tả cách thiết kế mạch FSM đơn giản bằng Verilog.

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Phân biệt giữa blocking assignment (=) và non-blocking assignment (

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Khác biệt giữa reg và wire trong Verilog là gì?

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước

Khác nhau giữa signal, variable, và constant trong VHDL?

Bài viết và trả lời đầu tiên  | Bài viết cuối bởi Anonymous, 4 tháng trước