admin
@admin
Trang chủ diễn đàn   |   Bài viết mới
Moderator
Thành Viên
Tham gia: Th9 9, 2019
Last seen: Th11 4, 2025
Hồ sơ Hoạt động
Chủ đề: 26 / Trả lời: 1
Tất cảChủ đềTrả lời
Topic
Làm sao để mô tả FSM dạng Moore bằng VHDL?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 17
Topic
Khác nhau giữa signal, variable, và constant trong VHDL?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 18
Topic
Làm sao để mô phỏng và synthesise một module Verilog?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 22
Topic
Viết đoạn code Verilog để tạo bộ chia tần (frequency divider).
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 21
Topic
Mô tả cách thiết kế mạch FSM đơn giản bằng Verilog.
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 22
Topic
Phân biệt giữa blocking assignment (=) và non-blocking assignment (
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 19
Topic
Khác biệt giữa reg và wire trong Verilog là gì?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 17
Topic
Flip-flop và Latch khác nhau như thế nào?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 19
Topic
Dạng MUX, DEMUX, Encoder, Decoder hoạt động ra sao? Ứng dụng thực tế?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 21
Topic
Bộ đếm (counter) đồng bộ và không đồng bộ khác nhau như thế nào?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 19
Topic
Dạng FSM là gì? Phân biệt giữa Mealy FSM và Moore FSM.
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 26
Topic
Sự khác nhau giữa mạch tổ hợp và mạch tuần tự là gì?
4 tháng trước
Diễn đàn
Thiết kế số (Verilog/VHDL)
Replies: 1
Views: 20
Trang 2 / 2