Công nghệ đóng gói CoWoS là gì? Phân tích chi tiết các lớp vật liệu trong CoWoS

1. CoWoS – nền tảng đóng gói cho chip hiệu năng cao

CoWoS (Chip-on-Wafer-on-Substrate) là công nghệ đóng gói tiên tiến, được phát triển để giải quyết bài toán:

• Băng thông bộ nhớ cực lớn (HBM)

• Mật độ kết nối rất cao

• Giảm độ trễ giữa SoC và bộ nhớ

• Tản nhiệt cho chip công suất lớn

Công nghệ này hiện được sử dụng phổ biến trong GPU, AI accelerator, chip HPC, nơi PCB truyền thống không còn đáp ứng được yêu cầu.

2. Tổng quan cấu trúc CoWoS (nhìn từ trên xuống)

Hình minh họa cho thấy CoWoS không chỉ là một con chip, mà là một hệ sinh thái vật liệu xếp chồng, bao gồm:

• SoC

• HBM

• Silicon interposer

• Substrate đa lớp

• Hệ thống bump – solder – underfill – TIM

Mỗi lớp đều có vai trò riêng, nếu thiếu hoặc kém chất lượng → toàn bộ package có thể thất bại.

3. Phân tích chi tiết từng lớp vật liệu trong CoWoS

3.1 TIM – Thermal Interface Material (Vật liệu truyền nhiệt)

TIM nằm trên cùng, tiếp xúc trực tiếp với:

• SoC

• Các stack HBM

Chức năng chính:

• Truyền nhiệt từ chip ra heatsink

• Giảm thermal resistance

• Ngăn hotspot gây throttling

📌 Với chip AI/HPC, TIM là yếu tố ảnh hưởng trực tiếp đến hiệu năng duy trì lâu dài, không chỉ là phụ kiện cơ khí.

3.2 SoC & HBM – trái tim của CoWoS

• SoC: chip xử lý chính (CPU, GPU, NPU, accelerator…)

• HBM (High Bandwidth Memory):

  • DRAM xếp chồng nhiều lớp

  • Kết nối song song hàng nghìn đường dữ liệu

👉 Điểm mấu chốt:

• HBM không giao tiếp qua PCB

• Mà kết nối trực tiếp qua silicon interposer, giúp:

  • Băng thông cực cao

  • Độ trễ rất thấp

  • Tiết kiệm năng lượng hơn DDR truyền thống

3.3 NCF & Underfill – lớp “thầm lặng nhưng sống còn”

• NCF (Non-Conductive Film)

• Underfill

Chức năng:

• Điền đầy khoảng trống giữa die và interposer

• Giảm ứng suất cơ học do giãn nở nhiệt

• Tránh nứt bump, bong die

📌 Trong môi trường nhiệt độ cao – chu kỳ nhiệt liên tục, underfill quyết định độ bền package.

3.4 Silicon Interposer – xương sống kết nối

a) Silicon Wafer (Interposer)

• Là silicon không có transistor

• Chỉ dùng để routing tín hiệu mật độ cực cao

b) RDL (Redistribution Layer – PSPI)

• Nhiều lớp kim loại mỏng

• Pitch rất nhỏ (micron-level)

• Kết nối:

  • SoC ↔ HBM

  • HBM ↔ HBM

👉 Có thể hiểu:

• PCB: đường mạch mm

• Interposer: đường mạch µm

3.5 C4 Bump – kết nối interposer với substrate

• Bump hàn kích thước lớn hơn micro-bump

• Công nghệ đã rất ổn định

• Đảm bảo:

  • Kết nối cơ – điện

  • Độ tin cậy lâu dài

3.6 Substrate – “PCB cao cấp” của package

Substrate trong CoWoS gồm nhiều thành phần:

🔹 Build-up film

• Các lớp routing mật độ cao

• Fan-out tín hiệu từ interposer xuống solder ball

🔹 Glass fiber (Low Dk)

• Hằng số điện môi thấp

• Giảm suy hao tín hiệu tốc độ cao

🔹 Substrate core

• Độ cứng cơ học

• Chịu lực và nhiệt

📌 Có thể xem substrate là mainboard thu nhỏ nằm trong package.

3.7 Solder Mask & Solder Ball – giao tiếp với PCB ngoài

• Solder Ball:

  • Kết nối package xuống PCB hệ thống

  • Tương tự BGA của FPGA

• Solder Mask:

  • Bảo vệ pad

  • Định hình bi hàn

4. Vì sao CoWoS phức tạp và đắt đỏ?

Từ góc nhìn kỹ thuật:

👉 CoWoS không rẻ, nhưng là bắt buộc nếu muốn:

• Ghép nhiều chip hiệu năng cao

• Dùng HBM

• Chạy AI/HPC ở quy mô lớn

5. Góc nhìn cho người học FPGA & SoC

Nếu bạn đang học:

• FPGA

• Zynq

• SoC

• Hệ thống nhúng cao cấp

👉 CoWoS giúp bạn hiểu:

• Vì sao chip AI ngày càng “đắt”

• Vì sao HBM không thể chạy trên PCB thường

• Tại sao đóng gói giờ quan trọng gần bằng thiết kế silicon

6. Kết luận

CoWoS không chỉ là công nghệ đóng gói, mà là cả một hệ sinh thái vật liệu – cơ khí – điện – nhiệt hoạt động đồng thời.

Hiểu CoWoS giúp:

• Nắm được xu hướng chip hiện đại

• Nhìn hệ thống ở mức package-level, không chỉ HDL hay firmware